TMS320VC5409APGE16 Процессор цифровых сигналов IC Интегральные схемы DSP QFP144

TMS320VC5409APGE16 Цифровые сигнальные процессоры Интегральные схемы DSP QFP144 ИС Texas Instruments

Описание:

TMS320VC5409A процессор цифровых сигналов (DSP) с фиксированной точкой (далее именуемый 5409A).
если не указано иное) основан на усовершенствованной модифицированной архитектуре Гарварда, которая имеет одну программу
шина памяти и три шины памяти данных.Этот процессор обеспечивает арифметико-логическое устройство (ALU) с
высокая степень параллелизма, аппаратная логика для конкретного приложения, встроенная память и дополнительная встроенная память
периферия.Основой оперативной гибкости и скорости этого DSP является узкоспециализированная инструкция.
набор.

Отдельные области программы и данных обеспечивают одновременный доступ к инструкциям программы и данным, обеспечивая
высокая степень параллелизма.Две операции чтения и одна операция записи могут выполняться за один раз.
цикл.Инструкции с параллельным хранилищем и инструкции для конкретных приложений могут полностью использовать эту архитектуру.
Кроме того, данные могут передаваться между данными и программными пространствами.Такой параллелизм поддерживает
мощный набор арифметических, логических операций и операций с битами, которые можно выполнить в одном
машинный цикл.5409A также включает в себя механизмы управления прерываниями, повторяющимися
операций и вызовов функций.

Спецификация: ИС процессора цифровых сигналов с фиксированной точкой

Функции:

Усовершенствованная многошинная архитектура с тремя параллельными загрузками отдельных 16-разрядных шин памяти данных и одной

• Инструкции по условному сохранению шины памяти программы

• Быстрый возврат после прерывания

• 40-разрядное арифметико-логическое устройство (ALU), включающее

• Встроенные периферийные устройства 40-битный баррель-шифтер и два независимых программно-программируемых 40-битных аккумулятора состояния ожидания Генератор и программируемый

• 17-17-разрядный параллельный умножитель, соединенный с 40-разрядным выделенным сумматором с переключением банков для неконвейерного — встроенного в кристалл программируемого однотактного цикла умножения/накопления (MAC) с синхронизацией по фазе (PLL) генератора тактовых импульсов с внутренним управлением Генератор или внешний источник тактового сигнала(1) • Сравнение, выбор и сохранение единиц измерения (CSSU) для – Один 16-битный таймер Добавление/сравнение выбора оператора Витерби – Шестиканальный контроллер прямого доступа к памяти (DMA)

• Кодер экспоненты для вычисления значения экспоненты – Три многоканальных буферизованных последовательных порта 40-битного значения накопителя в одном цикле (McBSP) – 8/16-битный расширенный параллельный хост-порт

• Два генератора адресов с восемью вспомогательными регистрами интерфейса (HPI8/16) и двумя вспомогательными регистрами

• Управление энергопотреблением с помощью команд IDLE1, арифметических единиц (ARAU) IDLE2 и IDLE3 с

• Шина данных с держателем шины с режимами пониженного энергопотребления • Расширенный режим адресации для 8M × 16-бит

• CLKOUT Off Элемент управления для отключения максимальной адресуемой внешней программы CLKOUT.

• Встроенная логика эмуляции на основе сканирования, IEEE Space Std 1149.1 (JTAG) Логика граничного сканирования (2)

• 32K × 16-разрядная встроенная ОЗУ Включает в себя: • 144-контактную решетчатую матрицу (BGA) (суффикс GGU) — четыре блока 8K × 16-разрядной встроенной ОЗУ с двойным доступом для программ/данных

• 144-контактный низкопрофильный Quad Flatpack (LQFP) (суффикс PGE) • 16K × 16-битное встроенное ПЗУ, сконфигурированное для программной памяти

• Время выполнения одноцикловой инструкции с фиксированной точкой 6,25 нс (160 MIPS) • Усовершенствованный внешний параллельный интерфейс (XIO2)

• 8,33-нс однотактная команда с фиксированной точкой

• Время выполнения операций с повторением одной инструкции и повторением блока (120 MIPS) для программного кода.

• Напряжение питания 3.3-VI/O (160 и 120 MIPS)

• Инструкции по перемещению блоков памяти для лучшего управления программами и данными

• Напряжение питания ядра 1,6 В (160 MIPS)

• Инструкции с 32-битным операндом длинного слова

• Напряжение питания ядра 1,5 В (120 MIPS) (1) Встроенный генератор имеется не на всех устройствах 5409A.

Сопутствующие товары:

УСТРОЙСТВО ВАРИАНТ КОМПЛЕКТ ЧАСТОТА НОМИНАЛЬНЫЙ ВЫХОДНОЙ ТОК НАПРЯЖЕНИЕ

LMR33630ADDA DDA (8-контактный HSOIC) 5 × 4 мм 400 кГц 3 А

LMR33630BDDA 1400 кГц 3 A Регулируемый

LMR33630CDDA 2100 кГц 3 А

LMR33630ARNX RNX (12-контактный VQFN) 3 × 2 × 0,85 мм 400 кГц 3 А

LMR33630BRNX 1400 кГц 3 A Регулируемый LMR33630CRNX 2100 кГц 3 A

Все размеры номинальные

Устройство Тип упаковки Упаковка Чертежные штифты SPQ Длина (мм) Ширина (мм) Высота (мм)

LMR33630ADDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630ARNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630ARNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630ARNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630BRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630BRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0

LMR33630BRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CDDAR SO PowerPAD DDA 8 2500 366,0 364,0 50,0

LMR33630CRNXR VQFN-HR RNX 12 3000 213,0 191,0 35,0

LMR33630CRNXR VQFN-HR RNX 12 3000 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 210,0 185,0 35,0

LMR33630CRNXT VQFN-HR RNX 12 250 213,0 191,0 35,0